最近，半导体分析机构Kurnal Insights发布了华为麒麟9050 Pro（Hisilicon Hi36E0）芯片的裸片照片，详细展示了这一基于华为“韬定律”逻辑折叠（LogicFolding）技术的全新系统级芯片（SoC）的内部结构。这一设计并没有采用传统的将计算单元与静态随机存取存储器（SRAM）置于同一二维裸片的方式，而是将其分为两个裸片：一个专注于计算功能的Die，涵盖CPU、GPU、NPU、ISP、DSP等计算模块；另一个则是SRAM Die，专门处理缓存数据。两个裸片通过“逻辑折叠”技术镶嵌在一起，显著缩短了信号链路，使得它们能够在微米级别的垂直互连下高效协作，表现得仿佛是单一的芯片单元。

根据华为半导体业务负责人的研究论文，“逻辑折叠”技术的本质在于将原本平面结构的完整逻辑系统，重新设计并布线到三维空间中。这一方法不仅提升了芯片的密度和整体性能，还优化了信号及电气链路，显著降低了功耗和延迟。Kurnal Insights提供的两个裸片标注图显示，二者的尺寸均为11.13mm × 10.84mm，面积总计120.65平方毫米，尽管单个裸片的大小略小于前代的麒麟9030S（122平方毫米），但通过其“逻辑折叠”的设计，整体晶体管密度获得了显著提升。

据知情人士@Taog_1575透露，在制造工艺上，麒麟9050 Pro的计算Die采用了N+3工艺，而SRAM Die则使用N+2工艺，二者的结合在麒麟系列中尚属首次。根据公布的数据显示，麒麟9050 Pro的晶体管密度达到了每平方毫米2.38亿颗，较前代产品提升了55%，而仅计算Die的逻辑单元晶体管密度则提升了约28%。此外，这一创新的逻辑折叠架构不仅压缩了关键路径的响应时间，还减少了芯片中时钟缓冲器的数量，降低了整体路径时延约30%。与此同时，该芯片实现了500万个信号传输合并，跨Die的传输带宽高达125TB/秒，进一步提升了信号的传输效率。 谈球吧

华为官方数据显示，与前代的麒麟9030 Pro相比，麒麟9050 Pro在多核CPU性能上提升了23%；此外，该芯片还整合了一个超低功耗微核，旨在优化待机功耗，处理息屏显示和消息推送等低负载操作。而在图形性能方面，GPU的图像渲染能力增强了40%；NPU的性能更是达到了惊人的140%提升，能够支持在端侧运行复杂的30B MOE大模型。同时，集成的第十代ISP提供了34%的长焦清晰度提升，还搭载了改进版的巴龙基带，支持超5.5G的通信能力。

在计算Die的结构上，Kurnal发布的标注图显示，所有逻辑计算单元均整齐聚集在这一层。左上角为Maleoon 955 GPU，包含6个核心，主频为1056MHz，占据了较大的硅面积。而稍下方则是LinXi CPU区域，麒麟9050 Pro搭载的自研灵犀处理器采用9核16线程配置，具有1+6+2的架构设计。这也意味着其内含一个主频高达3.1GHz的LinXi-Big大核，辅以六个主频为2.2GHz的LinXi-Mid中核和两个主频为1.75GHz的LinXi-Small小核。

特别值得注意的是，裸片照片中显示，麒麟9050 Pro的CPU被分拆为两个独立集群，一个集群位于Maleoon 955 GPU的右侧，包含1个LinXi-Big和2个LinXi-Mid大核及2个LinXi-Small小核；另一个则位于GPU下方，拥有4个LinXi-Mid中核。计算Die的右侧装配有面积相当大的Kirin ISP，并配备了专用的双核CPU核心；而底部中央则是四核心的达芬奇（Da Vinci）NPU，左下方为DSP/Display单元，右下方则包括巴龙5G基带。此外，计算Die内部还布置了多个Cache Controller和其他内存控制器模块，形成了复杂而高效的多层次结构。 谈球吧

而SRAM Die层与计算Die紧密结合，显示出其并不是一个简单的缓存仓库，而是一个高度对应的有源存储层。这一层不仅为每个Maleoon 955 GPU核心配备了独立的一级缓存，还集成了4MB的共享二级缓存，使得整体的数据处理能力得到了进一步的提升。